第 五 題

【破題】三輸入反或閘（NOR gate）的布林邏輯式為 ( Y = \overline{A+B+C} )。在互補式 CMOS 設計中，採用下拉網路（PDN, NMOS）與上拉網路（PUN, PMOS）對偶互補的架構來實現。\n\n【論述】\n一、三輸入 NOR 閘邏輯電路設計\n依據邏輯式 ( Y = \overline{A+B+C} )，設計如下：\n1. 下拉網路（PDN，由 NMOS 組成）：\n因為輸入為 OR（相加）關係，故將三個 NMOS 電晶體（設為 M_N1, M_N2, M_N3）採「並聯」連接。各 NMOS 的閘極分別連接輸入端 A、B、C，源極皆連接至接地端（GND），汲極皆連接至輸出端 Y。\n2. 上拉網路（PUN，由 PMOS 組成）：\n基於對偶（Duality）設計原則，PDN 並聯對應 PUN 串聯。將三個 PMOS 電晶體（設為 M_P1, M_P2, M_P3）採「串聯」連接。最上方 PMOS 源極接電源（VDD），最下方 PMOS 汲極接輸出端 Y，三個 PMOS 的閘極分別連接輸入端 A、B、C。\n\n二、尺寸（W/L）設計考量\n為了使邏輯閘的上升時間（Rise time）與下降時間（Fall time）達到平衡（對稱），必須確保最壞情況（Worst-case）下，PUN 的等效導通電阻等同於 PDN 的等效導通電阻（( R_{eq,p} = R_{eq,n} )）。\n\n1. 載子遷移率差異：\n電子遷移率（( \mu_n )）通常為電洞遷移率（( \mu_p )）的 2 到 3 倍。在基本反相器中，為達平衡，PMOS 的尺寸 ( (W/L)p ) 需設計為 NMOS 尺寸 ( (W/L)_n ) 的 2 到 3 倍。\n\n2. NMOS 尺寸考量（PDN 最壞情況）：\nNOR 閘 PDN 的最壞情況為「僅有一個輸入為 High，即只有一個 NMOS 導通」。此時等效電阻等於單顆 NMOS 電阻。為了達到與單位反相器相同的放電能力，每個 NMOS 的尺寸維持不變，即：\n( (W/L){n,NOR} = (W/L)n )\n\n3. PMOS 尺寸考量（PUN 最壞情況）：\nNOR 閘 PUN 導通的唯一條件是「三個輸入皆為 Low」，此時三個 PMOS 同時串聯導通。串聯會使等效電阻增加為單顆的 3 倍。為了讓充放電能力一致，必須將每顆 PMOS 的寬度放大 3 倍以補償串聯帶來的電阻增加。因此：\n( (W/L){p,NOR} = 3 \times (W/L)_p \approx 3 \times (2 \sim 3)(W/L)_n = (6 \sim 9)(W/L)_n )\n\n【總結】\n在三輸入 NOR 閘設計中，因 PUN 為三個 PMOS 串聯且電洞遷移率較低，PMOS 的 W/L 尺寸必須設計為 NMOS 尺寸的 6 至 9 倍，方能確保充放電延遲時間的對稱性與最佳效能。