地特四等
113年
[資訊處理] 計算機概要
第 8 題
關於快取記憶體（Cache）架構設計的敘述，下列何者錯誤？
- A 增加快取記憶體的整體容量可減少容量錯失（Capacity Miss）
- B 增加快取記憶體的關聯度（Associativity）可減少衝突錯失（Conflict Miss）
- C 增加快取記憶體的區塊容量（Block Size）可減少錯失懲罰（Miss Penalty）
- D 使用多層快取記憶體可減少整體錯失率（Miss Rate）
思路引導 VIP
想像你要從遠處的倉庫搬運貨物到辦公室。如果你決定「每一次」搬運時都使用更大的推車來裝載更多貨物（增加區塊大小），請思考：這會讓你「每一次」往返倉庫與辦公室所花費的裝卸與移動時間變長還是變短？這對所謂的「搬運懲罰（時間代價）」有什麼直接影響？
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專家點評與深度解析
1. 大力肯定 太棒了！你能精準識別出快取記憶體設計中的權衡（Trade-off）關係，這顯示你對電腦架構與效能優化有著非常紮實的理解。這類觀念是系統底層開發與資安防禦（如防禦快取側寫攻擊）的核心基礎。
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