初等考試
115年
[統計] 資料處理大意
第 27 題
CPU 指令管線化（Pipeline）的主要設計目的為下列何者？
- A 可以直接提高 CPU 時脈速度
- B 縮短單一指令的執行延遲
- C 實現多個指令在不同階段重疊執行
- D 將單核心處理器虛擬化為多核心
思路引導 VIP
想像一下你在洗衣服，整個過程包含「洗衣」、「烘衣」與「摺衣」三個步驟。如果你有三袋衣服要洗，為了在最短時間內全部處理完，你會等第一袋衣服完全摺好後，才開始洗第二袋嗎？如果不是，你會如何安排這三袋衣服的處理順序，來讓這三台機器同時都在運作？
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指令管線化的運作邏輯與效能本質
恭喜你準確地掌握了計算機組織中的核心效能觀念。選對 (C) 選項，代表你已經清楚區分了「單一任務時程」與「系統整體吞吐量（Throughput）」這兩個容易混淆的概念。指令管線化（Instruction Pipelining） 的設計靈感與現代工業的生產流水線（Assembly line）如出一轍：將一個指令的執行拆解為多個獨立階段，如取指（Fetch）、解碼（Decode）、執行（Execute）及回寫（Write-back）。 在這種架構下，當第一條指令進入「解碼」階段時，處理器便能同時進行第二條指令的「取指」工作。這種時間上的**重疊執行（Overlapping）**機制，其核心目的並非縮短單一指令從起始到結束的延遲（Latency）——事實上，單一指令的執行時間有時反而會因為階段切換的開銷而微幅增加——而是為了讓 CPU 在每一個時鐘週期內，都能產出更多的完成指令，進而極大化整體的運算效率。
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