高考申論題
110年
[電力工程] 電子學
第 一 題
📖 題組：
五、(一) CMOS 邏輯包含上拉網路（pull-up network）與下拉網路（pull-down network），試畫出 CMOS 邏輯 Y = (D+A⋅(B+C))_bar 之電路。（10 分） (二)下圖為一反相器電路的標準元件，若要求第(一)小題 CMOS 邏輯需與此標準反相器有相似的傳遞時間，請標示第(一)小題 CMOS 邏輯電路中每顆電晶體的寬長比（W/L）。（10 分）
五、(一) CMOS 邏輯包含上拉網路（pull-up network）與下拉網路（pull-down network），試畫出 CMOS 邏輯 Y = (D+A⋅(B+C))_bar 之電路。（10 分） (二)下圖為一反相器電路的標準元件，若要求第(一)小題 CMOS 邏輯需與此標準反相器有相似的傳遞時間，請標示第(一)小題 CMOS 邏輯電路中每顆電晶體的寬長比（W/L）。（10 分）
📝 此題為申論題，共 2 小題
小題 (一)
CMOS 邏輯包含上拉網路（pull-up network）與下拉網路（pull-down network），試畫出 CMOS 邏輯 Y = (D+A⋅(B+C))_bar 之電路。（10 分）
思路引導 VIP
- 設計下拉網路 (PDN)：PDN 由 NMOS 組成，負責輸出邏輯 '0'。規則：OR 運算對應 NMOS 並聯，AND 運算對應 NMOS 串聯。對於 $Y = overline{f}$，PDN 直接實現 $f$ 的邏輯。
- $(B+C)$：$B, C$ 兩個 NMOS 並聯。
小題 (二)
下圖為一反相器電路的標準元件，若要求第(一)小題 CMOS 邏輯需與此標準反相器有相似的傳遞時間，請標示第(一)小題 CMOS 邏輯電路中每顆電晶體的寬長比（W/L）。（10 分）
思路引導 VIP
- 確定基準 (Reference)：標準反相器 NMOS 為 (1/1)，PMOS 為 (3/1)。這代表我們希望 PDN 的「最差路徑電阻」等於一個 (1/1) NMOS 的電阻；PUN 的「最差路徑電阻」等於一個 (3/1) PMOS 的電阻。
- 分析 PDN 尺寸 (Sizing)：
CMOS 邏輯電路設計
💡 利用互補原理設計 PDN 與 PUN，並依串並聯特性調整比例。
| 比較維度 | 上拉網路 (PUN) | VS | 下拉網路 (PDN) |
|---|---|---|---|
| 使用元件 | PMOS (高電位導通) | — | NMOS (低電位導通) |
| AND 運算 | 元件採「並聯」 | — | 元件採「串聯」 |
| OR 運算 | 元件採「串聯」 | — | 元件採「並聯」 |
💬PUN 與 PDN 結構互為對偶（Dual），確保輸出訊號在 VDD 與 GND 間切換。
