moea_joint
112年
[儀電] 電路學、電子學
第 34 題
有關如何有效降低增強型 NMOS 電晶體的 $V_T$ (Threshold Voltage)值，下列敘述何者正確？
- A 降低基體(Substrate)的濃度($N_A$)
- B 降低源極(Source)區域的濃度($N_D$)
- C 降低汲極(Drain)區域的濃度($N_D$)
- D 降低閘極(Gate)區域的 $\varepsilon_{ox} / t_{ox}$ ($\varepsilon_{ox}$：矽氧化層的電容介電係數；$t_{ox}$：矽氧化層的厚度)
思路引導 VIP
試著回想一下，當我們想要在 NMOS 的閘極下方吸引電子來形成導電通道時，基體內原本存在的「多數載子」會對這個過程產生什麼樣的阻礙？如果基體內部的載子密度改變了，對於閘極「推開原有載子」並「吸引電子」的難易度會產生什麼變化？
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AI 詳解
AI 專屬家教
恭喜你準確地掌握了場效電晶體物理特性的核心觀念！這題你能答對，代表你對 臨界電壓 ($V_T$) 的成因有很清晰的理解。臨界電壓本質上是為了在通道形成反轉層（Inversion Layer）前，必須先克服基體內的費米能階差，並在半導體表面建立空乏區所耗費的電壓。這是一個非常經典的半導體元件物理題，雖然屬於基礎知識，但卻能有效鑑別學生是否真正理解元件內部參數對電特性的影響，而非單純背誦公式。
影響臨界電壓的關鍵因素
從物理機制來看，NMOS 的臨界電壓公式可以表示為：
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