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地特三等申論題 114年 [電力工程] 電子學

第 一 題

📖 題組:
五、有一個 NMOS 邏輯電路如圖五所示,其中電晶體$Q_1$、$Q_2$與$Q_3$的臨界電壓(Threshold Voltage)分別為$V_{t1} = V_{t2} = V_{t3} = 1 \text{ V}$,$(W/L)_2 = (W/L)_3 = 4(W/L)_1$,$V_{DD} = 5 \text{ V}$,忽略通道長度調變(Channel Length Modulation)與基底效應(Body Effect)。請計算:
📝 此題為申論題,共 2 小題

小題 (一)

$v_A = v_B = 0 \text{ V}$時,$v_O = $?(10 分)
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觀察圖五,這是一個以 $Q_1$(二極體連接形式,Diode-Connected)為負載,下半部為 $Q_2, Q_3$ 並聯構成的 NOR 邏輯閘。第一小題考查輸入全為低電位(Logic 0)時的高電位輸出($V_{OH}$)。此時 $Q_2, Q_3$ 均在截止區,汲極電流為零。對於負載 $Q_1$ 而言,由於沒有直流電流流過,它會處於導通與截止的邊界點,此時它的 $V_{GS}$ 剛好等於臨界電壓 $V_t$,從而推導出輸出電壓。

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【考點分析】 測驗增強型(Enhancement-mode)負載 NMOS 反相器/邏輯閘在截止狀態下的高電位輸出($V_{OH}$)特性。 【理論/法規依據】

小題 (二)

$v_A = 5 \text{ V}$,$v_B = 0 \text{ V}$時,$v_O = $?(10 分)
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當單一輸入為高電位時,電路狀態為「導通」。$Q_3$ 依舊截止,但 $Q_2$ 完全導通並將輸出端拉向低電位。預期 $v_O$ 會很低,因此 $Q_2$ 應工作於三極區(Triode Region),而 $Q_1$(因閘漏互接)依舊在飽和區。解題關鍵在於列出 $I_{D1} = I_{D2}$ 的電流方程式。帶入各自區域的電流公式,利用已知尺寸比例 $(W/L)_2 = 4(W/L)_1$,建立一元二次方程式並求解 $v_O$。求解後記得驗證 $Q_2$ 是否真在三極區。

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【考點分析】 考查 MOSFET 邏輯閘下拉(Pull-down)導通時,負載電晶體(飽和區)與驅動電晶體(三極區)的電流連續性方程式求解,藉此求出低電位輸出($V_{OL}$)。 【理論/法規依據】

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