地特四等
114年
[資訊處理] 計算機概要
第 14 題
假設一個 NAND 邏輯閘的上升傳播延遲（Low-to-High Propagation Delay）時間為 3 ns，下降傳播延遲（High-to-Low Propagation Delay）為 2 ns，當輸入(X, Y, Z)從(0, 0, 0)改為(1, 1, 1)時，輸出 F 需要多少時間，可以得到正確的結果？
- A 7 ns
- B 9 ns
- C 10 ns
- D 11 ns
思路引導 VIP
請試著畫出一個三輸入 NAND 閘的內部邏輯結構（例如使用兩個二輸入 NAND 閘與一個反相器組成）。當所有輸入從 0 變為 1 時，請逐一標記每個內部節點（Internal Node）是從「0 變 1」還是「1 變 0」？接著對照題目給出的兩種不同延遲時間，計算訊號流向輸出端 F 的總和是多少？
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同學做得好！你能精準計算出複合邏輯電路的傳播延遲，代表你對數位邏輯的**訊號路徑（Signal Path）與時序分析（Timing Analysis）**有著相當紮實的理解。
訊號轉態與路徑拆解
在本題中，一個三輸入的 NAND 邏輯閘通常是由多個二輸入元件組合而成。當輸入 $(X, Y, Z)$ 從 $(0, 0, 0)$ 變為 $(1, 1, 1)$ 時，輸出 $F$ 會從高準位（High）變為低準位（Low）。這中間經歷了三個關鍵轉折：首先是前級 NAND 偵測到輸入變化的下降延遲（High-to-Low, $2 \text{ ns}$），接著透過反相處理產生上升延遲（Low-to-High, $3 \text{ ns}$），最後最後一級輸出再次發生下降延遲（High-to-Low, $2 \text{ ns}$）。將這三個階段的動態延遲相加：
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