高考申論題
115年
[電子工程] 半導體工程
第 二 題
📖 題組：
四、現代半導體的先進 CMOS 製程技術中會有許多道離子佈植步驟，請回答以下與離子佈植製程相關之兩子題：
四、現代半導體的先進 CMOS 製程技術中會有許多道離子佈植步驟，請回答以下與離子佈植製程相關之兩子題：
📝 此題為申論題，共 2 小題
小題 (二)
請就一 n 型 MOSFET 元件中的 LDD（lightly doped drain）、halo 與 APT（anti-punch through）等三項離子佈植步驟，說明其主要目的與植入雜質型式（n 型、p 型或均可）。（15 分）
思路引導 VIP
本題考驗對微縮 CMOS 結構工程的深入理解。思考時務必緊扣題目設定的「n 型 MOSFET」。對於 NMOS：1. LDD 是為了緩和靠近通道區的汲極電場以防止熱載子效應，所以摻雜必須是 n 型（但低濃度）。2. Halo (Pocket) 是為了解決 DIBL 等短通道效應，方法是在 LDD 下方增加與基板同型的摻雜，所以是 p 型。3. APT 是為了防止源/汲極的空乏區在基板深處接通產生漏電流，同樣要增加基板濃度，所以是 p 型。按此邏輯逐一列點回答即可。
小題 (一)
說明通道效應（channeling effect）的成因以及通道效應對離子佈植製程的影響，並指出一種製程上可改善的方法。（10 分）
思路引導 VIP
這是一道經典的半導體製程題。答題結構分三段：1. 成因：描述單晶矽的規則晶格排列在某些方向上會形成「空隙通道」，高能離子若順著通道射入，碰撞機率大幅減少。 2. 影響：使得部分摻雜離子穿透得異常深，導致摻雜輪廓(Profile)背離高斯分佈，產生尾端延伸 (Channeling tail)，這對需要精確控制淺接面(Shallow junction)的先進製程極為不利。 3. 改善方法：提出傾斜植入(Tilt)或預非晶化(PAI)即可。